FEATURES

Betrieb mit einer 3-V-Versorgung (2,7 V bis 3,6 V)

SNR = 70,4 dBc nach Nyquist

SFDR = 87,8 dBc nach Nyquist

Niedrige Leistung: 366 mW

Differenzeingang mit 500 MHz Bandbreite

On-Chip-Referenz und Sample-and-Hold

DNL = ±0,4 LSB

Flexibler Analogeingang: 1 V p-p bis 2 V p-p Bereich

Offset Binär- oder Zweierkomplement-Datenformat

Taktstabilisator

 

ANWENDUNGEN

Hochwertige medizinische Bildgebungsgeräte

IF-Abtastung in Kommunikationsempfängern

WCDMA, CDMA-Eins, CDMA-2000

Batteriebetriebene Instrumente

Handgehaltene Skopemeter

Günstige digitale Oszilloskope

DTV-Teilsysteme

 

ALLGEMEINE BESCHREIBUNG

Der AD9236 ist ein monolithischer 12-Bit-Analog-Digital-Wandler mit einer Versorgungsspannung von 3 V und 80 MSPS, der über einen hochleistungsfähigen Sample-and-Hold-Verstärker (SHA) und eine Spannungsreferenz verfügt. Der AD9236 verwendet eine mehrstufige differentielle Pipeline-Architektur mit Ausgangskorrekturlogik, um eine 12-Bit-Genauigkeit bei 80 MSPS zu gewährleisten und keine fehlenden Codes über den gesamten Betriebstemperaturbereich zu garantieren.

Der wirklich differenzielle SHA mit großer Bandbreite ermöglicht eine Vielzahl von vom Benutzer wählbaren Eingangsbereichen und Gleichtaktsignalen, einschließlich Single-Ended-Anwendungen. Er eignet sich für Multiplexsysteme, die Spannungspegel in voller Höhe in aufeinanderfolgenden Kanälen schalten, und für die Abtastung von Einkanaleingängen bei Frequenzen weit jenseits der Nyquist-Rate. In Verbindung mit den Leistungs- und Kosteneinsparungen gegenüber den bisher verfügbaren Analog-Digital-Wandlern eignet sich der AD9236 für Anwendungen in den Bereichen Kommunikation, Bildgebung und medizinischer Ultraschall.

Ein Single-Ended-Takteingang wird zur Steuerung aller internen Umwandlungszyklen verwendet. Ein Duty-Cycle-Stabilisator (DCS) kompensiert große Schwankungen im Taktzyklus und sorgt gleichzeitig für eine hervorragende Gesamtleistung des ADC. Die digitalen Ausgangsdaten werden im reinen Binär- oder Zweierkomplementformat dargestellt. Ein OTR-Signal (Out-of-Range) zeigt eine Überlaufbedingung an, die zusammen mit dem höchstwertigen Bit verwendet werden kann, um einen niedrigen oder hohen Überlauf zu bestimmen. Der in einem fortschrittlichen CMOS-Prozess gefertigte AD9236 ist in einem 28-poligen TSSOP und einem 32-poligen LFCSP erhältlich und für den industriellen Temperaturbereich (-40°C bis +85°C) spezifiziert.

 

PRODUKT-HIGHLIGHTS

  1. Der AD9236 wird mit einer einzigen 3-V-Stromversorgung betrieben und verfügt über eine separate digitale Ausgangstreiberversorgung für 2,5-V- und 3,3-V-Logikfamilien.
  2. Bei einem Betrieb mit 80 MSPS verbraucht der AD9236 nur 366 mW.
  3. Der patentierte SHA-Eingang bietet eine hervorragende Leistung bei Eingangsfrequenzen von bis zu 100 MHz und kann für Single-Ended- oder Differenzbetrieb konfiguriert werden.
  4. Der AD9236 ist pinkompatibel mit dem AD9215, AD9235 und AD9245. Dies ermöglicht eine vereinfachte Migration von 10 Bit auf 14 Bit und von 20 MSPS auf 80 MSPS.
  5. Der DCS behält die Gesamtleistung des ADC über einen weiten Bereich von Taktbreiten bei.
  6. Das OTR-Ausgangsbit zeigt an, wenn das Signal außerhalb des gewählten Eingangsbereichs liegt.

 

ARBEITSTHEORIE

Die Architektur des AD9236 besteht aus einem Front-End Sample-and-Hold-Verstärker (SHA), gefolgt von einem Pipeline-ADC mit geschalteten Kondensatoren. Der Pipeline-ADC ist in drei Abschnitte unterteilt, bestehend aus einer ersten 4-Bit-Stufe, gefolgt von acht 1,5-Bit-Stufen und einem abschließenden 3-Bit-Flash. Jede Stufe bietet eine ausreichende Überlappung, um Flash-Fehler in den vorangegangenen Stufen zu korrigieren. Die quantisierten Ausgänge jeder Stufe werden in der digitalen Korrekturlogik zu einem endgültigen 12-Bit-Ergebnis kombiniert. Die Pipeline-Architektur ermöglicht es der ersten Stufe, mit einem neuen Eingangssample zu arbeiten, während die übrigen Stufen mit vorhergehenden Samples arbeiten. Die Abtastung erfolgt mit der steigenden Flanke des Taktgebers.

Jede Stufe der Pipeline, mit Ausnahme der letzten, besteht aus einem Flash-ADC mit niedriger Auflösung, der mit einem DAC mit geschaltetem Kondensator und einem Zwischenstufen-Restverstärker (MDAC) verbunden ist. Der Residualverstärker vergrößert die Differenz zwischen dem rekonstruierten DAC-Ausgang und dem Flash-Eingang für die nächste Stufe in der Pipeline. In jeder Stufe wird ein Bit Redundanz verwendet, um die digitale Korrektur von Flash-Fehlern zu erleichtern. Die letzte Stufe besteht einfach aus einem Flash-ADC.

Die Eingangsstufe enthält ein differentielles SHA, das im differentiellen oder unsymmetrischen Modus ac- oder dc-gekoppelt sein kann. Der Output Staging Block richtet die Daten aus, führt die Fehlerkorrektur durch und gibt die Daten an die Ausgangspuffer weiter. Die Ausgangspuffer werden von einer separaten Versorgung gespeist, so dass der Ausgangsspannungshub eingestellt werden kann. Beim Herunterfahren gehen die Ausgangspuffer in einen hochohmigen Zustand über.