Beschreibung

Der AT24C64D verfügt über 65.536 Bits seriellen, elektrisch löschbaren und programmierbaren Festspeicher (EEPROM), der als 8.192 Worte zu je 8 Bits organisiert ist. Die Kaskadierungsfunktion des Bausteins ermöglicht es bis zu acht Bausteinen, sich einen gemeinsamen Zwei-Draht-Bus zu teilen. Der Baustein ist für den Einsatz in vielen industriellen und kommerziellen Anwendungen optimiert, bei denen ein niedriger Stromverbrauch und eine niedrige Betriebsspannung wichtig sind. Die Bausteine sind in platzsparenden 8-poligen SOIC-, 8-poligen TSSOP-, 8-poligen UDFN- und 8-poligen VFBGA-Gehäusen erhältlich. Alle Gehäuse arbeiten mit Spannungen von 1,7V bis 5,5V.

 

Eigenschaften

- Betrieb mit Niederspannung:
- VCC = 1,7V bis 5,5V
- Intern organisiert als 8.192 x 8 (64K)
- Industrieller Temperaturbereich: -40°C bis +85°C
- I²C-kompatible (Zwei-Draht) serielle Schnittstelle:
- 100 kHz Standard-Modus, 1,7V bis 5,5V
- 400 kHz schneller Modus, 1,7V bis 5,5V
- 1 MHz Fast Mode Plus (FM+), 2,5V bis 5,5V
- Schmitt-Trigger, gefilterte Eingänge zur Rauschunterdrückung
- Bidirektionales Datenübertragungsprotokoll
- Schreibschutz-Pin für vollständigen Array-Hardware-Datenschutz
- Extrem niedriger Aktivstrom (maximal 3 mA) und Standby-Strom (maximal 6 µA)
- 32-Byte-Seiten-Schreibmodus:
- Teilweises Schreiben von Seiten erlaubt
- Zufällige und sequenzielle Lesemodi
- Selbstgesteuerter Schreibzyklus innerhalb von maximal 5 ms
- ESD-Schutz > 4.000V
- Hohe Verlässlichkeit:
- Ausdauer: 1.000.000 Schreibzyklen
- Datenaufbewahrung: 100 Jahre
- RoHS-konform
- Die Verkaufsoptionen: Wafer-Form und Bumped-Wafer

 

Bestätigen und Nicht-Bestätigen

Nach jedem empfangenen Datenbyte muss das empfangende Gerät dem sendenden Gerät bestätigen, dass es das Datenbyte erfolgreich empfangen hat, indem es mit einer so genannten Acknowledge (ACK) antwortet. Eine ACK erfolgt, indem das sendende Gerät zunächst die SDA-Leitung an der fallenden Flanke des achten Taktzyklus freigibt und das empfangende Gerät anschließend während der gesamten hohen Periode des neunten Taktzyklus mit einer logischen '0' antwortet.
Wenn der AT24C64D Daten an den Host sendet, kann der Host anzeigen, dass er keine Daten mehr empfangen hat und die Operation beenden möchte, indem er während des neunten Taktzyklus eine logische '1' statt einer ACK-Antwort an den AT24C64D sendet. Dies wird als No-Acknowledge (NACK) bezeichnet und wird erreicht, indem der Host während des neunten Taktzyklus eine logische '1' sendet. Zu diesem Zeitpunkt gibt der AT24C64D die SDA-Leitung frei, so dass der Host eine Stop-Bedingung erzeugen kann.
Das sendende Gerät, bei dem es sich um den Bus-Host oder das serielle EEPROM handeln kann, muss die SDA-Leitung bei der fallenden Flanke des achten Taktzyklus freigeben, damit das empfangende Gerät die SDA-Leitung auf eine logische '0' setzen kann, um das vorherige 8-Bit-Wort zu bestätigen. Das empfangende Gerät muss die SDA-Leitung am Ende des neunten Taktzyklus freigeben, damit der Sender mit dem Senden neuer Daten fortfahren kann.

 

Software-Reset

Nach einer Unterbrechung des Protokolls, einem Stromausfall oder einem System-Reset kann jedes Zweidrahtgerät durch Takten von SCL zurückgesetzt werden, bis SDA vom EEPROM freigegeben wird und auf High geht. Die Anzahl der Taktzyklen bis zur Freigabe von SDA durch das EEPROM ist unterschiedlich. Die Software-Reset-Sequenz sollte nicht länger als neun Dummy-Taktzyklen dauern. Sobald die Software-Reset-Sequenz abgeschlossen ist, kann ein neues Protokoll an das Gerät gesendet werden, indem eine Startbedingung gefolgt von dem Protokoll gesendet wird.

 

Geräteadressierung

Nach der 4-Bit-Gerätetyp-Kennung folgen die Hardware-Client-Adressbits A2, A1 und A0. Diese Bits können verwendet werden, um den Adressraum zu erweitern, indem bis zu acht serielle EEPROM-Geräte auf demselben Bus zugelassen werden. Diese Hardware-Client-Adressbits müssen mit dem Spannungspegel an den entsprechenden fest verdrahteten Geräteadress-Eingangsstiften A0, A1 und A2 korrelieren. Die Pins A0, A1 und A2 verwenden eine interne, proprietäre Schaltung, die den Pin automatisch auf einen logischen '0'-Zustand vorspannt, wenn der Pin floatet. Um in einer Vielzahl von Anwendungsumgebungen funktionieren zu können, ist der Pull-Down-Mechanismus absichtlich etwas stark ausgelegt. Sobald der Pin über den Auslösepunkt des CMOS-Eingangspuffers (~0,5 x VCC) vorgespannt ist, wird der Pull-Down-Mechanismus deaktiviert. Microchip empfiehlt, die Pins A0, A1 und A2 wann immer möglich mit einem bekannten Zustand zu verbinden.