Descripción

El 5P49V6965 es un generador de reloj programable destinado a aplicaciones de consumo, redes, industriales, informáticas y de comunicaciones de datos de alto rendimiento. Las configuraciones pueden almacenarse en la memoria OTP (programable una sola vez) integrada en el chip o modificarse mediante la interfaz I2C. Se trata de la sexta generación de tecnología de reloj programable de Renesas (VersaClock 6E).

Las frecuencias se generan a partir de un único reloj de referencia. El reloj de referencia puede proceder de una de las dos entradas de reloj redundantes. Una función de conmutación manual sin fallos permite seleccionar uno de los relojes redundantes durante el funcionamiento normal.

Dos pines de selección permiten programar hasta cuatro configuraciones diferentes y acceder a ellas mediante GPIOs del procesador o bootstrapping. Las distintas selecciones pueden utilizarse para diferentes modos de funcionamiento (función completa, función parcial, apagado parcial), normas regionales (EE.UU., Japón, Europa) o pruebas de márgenes de producción del sistema. El dispositivo puede configurarse para utilizar una de las dos direcciones I2C que permiten utilizar varios dispositivos en un sistema.

 

Aplicaciones típicas

Conmutador/enrutador Ethernet

PCI Express 1.0 / 2.0 / 3.0 / 4.0 Espectro ensanchado activado

PCI Express 1.0 / 2.0 / 3.0 / 4.0 / 5.0 Espectro ensanchado desactivado

Transmisión de vídeo/audio

Impresora multifunción

Reloj del procesador y FPGA

Conversión de reloj de cualquier frecuencia

MSAN/DSLAM/PON

Canal de fibra, SAN

Tarjetas de línea de telecomunicaciones

Detección láser de distancias

 

Características

Carriles de alimentación flexibles de 1,8 V, 2,5 V y 3,3 V

PLL de alto rendimiento y bajo ruido de fase, < 0,5 ps RMS de fluctuación de fase típica en las salidas

Cuatro bancos de memoria OTP interna

Programable en el sistema o en fábrica

2 pines de selección accesibles con GPIOs del procesador o bootstrapping

Interfaz de programación serie I²C

Las opciones de dirección I2C 0xD0 o 0xD4 permiten configurar varios dispositivos en un mismo sistema

Reloj de salida LVCMOS de referencia

Cuatro pares de salidas universales configurables individualmente:

Diferencial (LVPECL, LVDS o HCSL)

2 single-ended (2 LVCMOS en fase o 180 grados fuera de fase)

Los VDD de E/S se pueden combinar para admitir 1,8 V (LVDS y LVCMOS), 2,5 V o 3,3 V.

Rangos de frecuencia de salida:

Salidas de reloj LVCMOS: 1 kHz a 200 MHz

Salidas de reloj diferenciales LVDS, LVPECL, HSL: 1 kHz a 350 MHz

Entradas de reloj redundantes con conmutación manual

Habilitación de salida programable o modo de apagado

Disponible en encapsulado 24-VFQFPN de 4 × 4 mm

Funcionamiento a temperatura industrial de -40° a +85°C

 

Características y bloques funcionales

Arranque y reinicio del dispositivo

El dispositivo tiene un circuito interno de reinicio de encendido (POR). Todos los VDD deben estar conectados a la tensión de alimentación deseada para activar el POR.

El usuario puede definir configuraciones específicas por defecto a través de la memoria interna programable una sola vez (OTP). Tanto el cliente como la fábrica pueden programar la configuración por defecto. Por favor, consulte VersaClock 6E Family Register Descriptions and Programming Guide para más detalles.

El dispositivo identificará en cual de los 2 modos operar por el estado del pin OUT0_SEL_I2CB en POR. Ambas configuraciones predeterminadas de los 2 modos pueden programarse como se ha indicado anteriormente.

  1. Modo Software (I2C): OUT0_SEL_I2CB está bajo en POR. La interfaz I2C estará abierta a los usuarios para la programación en el sistema, anulando las configuraciones predeterminadas del dispositivo en cualquier momento.
  2. Modo de selección de hardware: OUT0_SEL_I2CB es alto en POR. El dispositivo ha sido programado para cargar OTP en el encendido (REG0[7]=1). El dispositivo cargará los registros internos de acuerdo con la Tabla 19. Comportamiento en el encendido. La memoria OTP interna admite hasta 4 configuraciones, seleccionables mediante los pines SEL0/SEL1. En POR, los niveles lógicos en los pines SEL0 y SEL1 deben establecerse, resultando la configuración seleccionada para ser cargada en el encendido. Después de los primeros 10ms de operación, los niveles de los pines SELx pueden ser cambiados, ya sea a bajo o al mismo nivel que VDDD/VDDA. Los pines SELx deben ser controlados con una señal digital de < 300ns de tiempo de subida/caída y sólo se puede cambiar un pin a la vez. Después de cambiar el nivel de un pin, el dispositivo no debe interrumpirse durante al menos 1 ms para que los nuevos valores tengan tiempo de cargarse y surtir efecto.

Reloj de referencia y selección

El dispositivo admite hasta dos entradas de reloj.

Entrada de cristal, puede ser controlada por un reloj de un solo extremo.

Entrada de reloj (CLKIN, CLKINB), una entrada totalmente diferencial que sólo acepta un reloj de referencia. Un reloj de un solo extremo también puede conducirlo en CLKIN.