DESCRIPCIÓN GENERAL

El AD9152 es un convertidor digital-analógico (DAC) dual de 16 bits y alto rango dinámico que proporciona una frecuencia de muestreo máxima de 2,25 GSPS, permitiendo una generación multicarrier hasta la frecuencia de Nyquist. Las salidas DAC están optimizadas para interactuar perfectamente con el modulador analógico en cuadratura (AQM) ADRF6720 de Analog Devices, Inc. Una interfaz de puerto serie (SPI) opcional de 3 ó 4 hilos permite programar y leer muchos parámetros internos. La corriente de salida a escala completa puede programarse en un rango de 4 mA a 20 mA. El AD9152 está disponible en formato LFCSP de 56 terminales. El AD9152 es miembro de la familia TxDAC+.

 

PRODUCTOS DESTACADOS

 

1.El ancho de banda ultraancho de la señal permite aplicaciones inalámbricas emergentes de banda ancha y multibanda.

2.Las avanzadas técnicas de diseño con bajo nivel de espurias y distorsión proporcionan una síntesis de alta calidad de señales de banda ancha, desde la banda base hasta las altas frecuencias intermedias.

3.La compatibilidad con JESD204B Subclass 1 simplifica la sincronización multichip en el diseño de software y hardware.

4.Menos pines para el ancho de la interfaz de datos con el serializador/deserializador (SERDES) Interfaz JESD204B de cuatro carriles.

5.La función de activación de transmisión programable permite un fácil equilibrio de diseño entre el consumo de energía y el tiempo de activación.

6.Pequeño tamaño del encapsulado con una huella de 8 mm × 8 mm.

 

    CARACTERÍSTICAS

    Admite velocidades de entrada de datos de hasta 1,125 GSPS

    Diseño propio de baja distorsión y espurias

    Una sola portadora LTE 20 MHz de ancho de banda (BW), ACLR = 77 dBc a 180 MHz de FI

    SFDR = 72 dBc a 150 MHz de FI, -6 dBFS

    Interfaz JESD204B flexible de 4 carriles

    Sincronización de múltiples chips

    Latencia fija

    Compensación de latencia del generador de datos Filtro de interpolación seleccionable 1×, 2×, 4× y 8×

    Arquitectura de bajo consumo Detección de potencia de la señal de entrada

    Parada de emergencia para protección de circuitos analógicos aguas abajo

    La función de activación de la transmisión permite ahorrar más energía

    Multiplicador de reloj de bucle sincronizado en fase (PLL) de alto rendimiento y bajo nivel de ruido

    Filtro digital sinc inverso y filtro de respuesta al impulso finita (FIR) programable

    Bajo consumo: 1223 mW a 1,5 GSPS, 1406 mW a 2,0 GSPS, en plenas condiciones de funcionamiento.

    LFCSP de 56 terminales con almohadilla expuesta

     

    APLICACIONES

    Comunicaciones inalámbricas

    Estaciones base multiportadora LTE y GSM

    Repetidores de banda ancha

    Radios definidas por software

    Comunicaciones de banda ancha

    Radios de microondas punto a punto

    LMDS/MMDS

    Diversidad de transmisión, entrada múltiple/salida múltiple (MIMO) Instrumentación

    Equipos de ensayo automatizados

     

    TEORÍA DE FUNCIONAMIENTO

    El AD9152 es un DAC dual de 16 bits con interfaz SERDES. Cuatro carriles serie de alta velocidad transportan datos a una velocidad máxima de 12,38 Gbps, y una velocidad de entrada de datos de 1,238 GSPS a los DAC. En comparación con las interfaces LVDS o CMOS, la interfaz SERDES simplifica el número de pines, la disposición de la placa y los requisitos de reloj de entrada al dispositivo. El reloj para los datos de entrada se deriva del reloj del dispositivo (requerido por la especificación JESD204B). Este reloj de dispositivo se puede alimentar con un reloj de referencia PLL utilizado por el PLL en chip para generar un reloj DAC, un reloj de muestreo DAC externo directo de alta fidelidad o un reloj RF de frecuencia 2× DAC. El dispositivo puede configurarse para funcionar en modos de una, dos o cuatro vías, en función de la velocidad de entrada de datos requerida. El datapath digital del AD9152 ofrece cuatro modos de interpolación (1×, 2×, 4× y 8×) a través de tres filtros de media banda con una frecuencia de muestreo DAC máxima de 2,25 GSPS. Un filtro sinc inverso compensa el roll-off relacionado con el sinc. El filtro PFIR compensa la ganancia sobre la frecuencia de una forma más flexible. Los núcleos DAC AD9152 proporcionan una salida de corriente totalmente diferencial con una corriente nominal a escala completa de 20 mA. La corriente a escala completa, IOUTFS, es ajustable por el usuario entre 4,04 mA y 20,22 mA, típicamente. Las salidas de corriente diferencial son complementarias y están optimizadas para una fácil integración con el AQM ADRF6720 de Analog Devices. El AD9152 es capaz de sincronización multichip que puede tanto sincronizar múltiples DACs como establecer una ruta de latencia constante y determinista (latency locking) para los DACs. La latencia para cada uno de los DACs permanece constante de establecimiento de enlace a establecimiento de enlace. Una señal de alineación externa (SYSREF±) hace que el AD9152 sea compatible con la Subclase 1. Varios modos de manejo de la señal SYSREF± están disponibles para su uso en el sistema. Un SPI configura los diversos bloques funcionales y supervisa sus estados. Los diversos bloques funcionales y la interfaz de datos deben configurarse en una secuencia específica para su correcto funcionamiento (véase la sección Guía de configuración del dispositivo). Unas sencillas rutinas de inicialización SPI configuran el enlace JESD204B y se incluyen en el paquete de la placa de evaluación. Las siguientes secciones describen los distintos bloques del AD9152 con mayor detalle. Se proporcionan descripciones de la interfaz JESD204B, parámetros de control y varios registros para configurar y monitorizar el dispositivo. La rutina de arranque recomendada configura el enlace de datos de forma fiable.