CARACTERÍSTICAS

Funcionamiento con alimentación única de 3 V (2,7 V a 3,6 V)

SNR = 70,4 dBc a Nyquist

SFDR = 87,8 dBc a Nyquist

Baja potencia: 366 mW

Entrada diferencial con ancho de banda de 500 MHz

Referencia en chip y muestreo y retención

DNL = ±0,4 LSB

Entrada analógica flexible: Rango de 1 V p-p a 2 V p-p

Desplazamiento binario o formato de datos de complemento a dos

Estabilizador del ciclo de trabajo del reloj

 

APLICACIONES

Equipos de imagen médica de gama alta

Muestreo de FI en receptores de comunicaciones

WCDMA, CDMA-One, CDMA-2000

Instrumentos a pilas

Telémetros manuales

Osciloscopios digitales de bajo coste

Subsistemas de TVD

 

DESCRIPCIÓN GENERAL

El AD9236 es un convertidor analógico-digital monolítico, de alimentación única de 3 V, de 12 bits y 80 MSPS que incorpora un amplificador de muestreo y retención (SHA) de alto rendimiento y una referencia de tensión. El AD9236 utiliza una arquitectura de canalización diferencial multietapa con lógica de corrección de errores de salida para proporcionar una precisión de 12 bits a 80 MSPS y garantizar la ausencia de códigos perdidos en todo el rango de temperatura de funcionamiento.

El ancho de banda amplio y verdaderamente diferencial del SHA permite una gran variedad de rangos de entrada y modos comunes seleccionables por el usuario, incluidas las aplicaciones single-ended. Es adecuado para sistemas multiplexados que conmutan niveles de tensión a escala completa en canales sucesivos y para el muestreo de entradas monocanal a frecuencias muy superiores a la tasa de Nyquist. Combinado con el ahorro de energía y costes respecto a los convertidores analógico-digitales disponibles anteriormente, el AD9236 es adecuado para aplicaciones de comunicaciones, imagen y ultrasonidos médicos.

Se utiliza una entrada de reloj de un solo extremo para controlar todos los ciclos de conversión internos. Un estabilizador del ciclo de trabajo (DCS) compensa las grandes variaciones en el ciclo de trabajo del reloj, manteniendo un excelente rendimiento general del ADC. Los datos digitales de salida se presentan en formato binario o de complemento a dos. Una señal de fuera de rango (OTR) indica una condición de desbordamiento que puede utilizarse con el bit más significativo para determinar un desbordamiento bajo o alto. Fabricado en un proceso CMOS avanzado, el AD9236 está disponible en un TSSOP de 28 terminales y un LFCSP de 32 terminales, y está especificado para el rango de temperatura industrial (-40°C a +85°C).

 

PRODUCTOS DESTACADOS

  1. El AD9236 funciona con una única fuente de alimentación de 3 V y dispone de un controlador de salida digital independiente para adaptarse a familias lógicas de 2,5 V y 3,3 V.
  2. Funcionando a 80 MSPS, el AD9236 consume 366 mW.
  3. La entrada SHA patentada mantiene un rendimiento excelente para frecuencias de entrada de hasta 100 MHz, y puede configurarse para funcionamiento monofásico o diferencial.
  4. El AD9236 es pin compatible con el AD9215, AD9235, y AD9245. Esto permite una migración simplificada de 10 bits a 14 bits y de 20 MSPS a 80 MSPS.
  5. El DCS mantiene el rendimiento general del ADC en una amplia gama de anchos de pulso de reloj.
  6. El bit de salida OTR indica cuando la señal está más allá del rango de entrada seleccionado.

 

TEORÍA DE FUNCIONAMIENTO

La arquitectura del AD9236 consiste en un amplificador de muestreo y retención (SHA) frontal seguido de un ADC de condensador conmutado con canalización. El ADC canalizado se divide en tres secciones, que constan de una primera etapa de 4 bits seguida de ocho etapas de 1,5 bits y un flash final de 3 bits. Cada etapa proporciona un solapamiento suficiente para corregir los errores de flash de las etapas precedentes. Las salidas cuantificadas de cada etapa se combinan en un resultado final de 12 bits en la lógica de corrección digital. La arquitectura de canalización permite que la primera etapa opere sobre una nueva muestra de entrada, mientras que las etapas restantes operan sobre muestras precedentes. El muestreo se produce en el flanco ascendente del reloj.

Cada etapa de la cadena, excepto la última, consta de un ADC flash de baja resolución conectado a un DAC de condensador conmutado y un amplificador de residuos entre etapas (MDAC). El amplificador de residuos amplifica la diferencia entre la salida DAC reconstruida y la entrada flash para la siguiente etapa del canal. En cada etapa se utiliza un bit de redundancia para facilitar la corrección digital de errores de flash. La última etapa consiste simplemente en un flash ADC.

La etapa de entrada contiene un SHA diferencial que se puede acoplar en c.a. o c.c. en modo diferencial o monopolar. El bloque de etapas de salida alinea los datos, realiza la corrección de errores y pasa los datos a los búferes de salida. Los búferes de salida se alimentan desde una fuente independiente, lo que permite ajustar la oscilación de la tensión de salida. Durante el apagado, los búferes de salida pasan a un estado de alta impedancia.