DESCRIPCIÓN GENERAL

El AD9266 es un convertidor analógico-digital (ADC) monolítico de un solo canal con alimentación de 1,8 V, 16 bits, 20 MSPS/40 MSPS/65 MSPS/80 MSPS. Incorpora un circuito de muestreo y retención de alto rendimiento y una referencia de tensión en chip.

El producto utiliza una arquitectura de canalización diferencial multietapa con lógica de corrección de errores de salida para proporcionar una precisión de 16 bits a velocidades de datos de 80 MSPS y garantizar que no falten códigos en todo el rango de temperaturas de funcionamiento.

El ADC contiene varias funciones diseñadas para maximizar la flexibilidad y minimizar el coste del sistema, como la alineación programable de reloj y datos y la generación de patrones de prueba digitales programables. Los patrones de prueba digitales disponibles incluyen patrones deterministas y pseudoaleatorios incorporados, junto con patrones de prueba personalizados definidos por el usuario introducidos a través de la interfaz de puerto serie (SPI).

Una entrada de reloj diferencial con una relación de división interna seleccionable de 1 a 8 controla todos los ciclos de conversión internos. Un estabilizador de ciclo de trabajo (DCS) opcional compensa las grandes variaciones en el ciclo de trabajo del reloj manteniendo un excelente rendimiento general del ADC.

Los datos de salida digitales intercalados se presentan en formato binario offset, código de grises o complemento a dos. Se proporciona un DCO para asegurar la sincronización adecuada del enclavamiento con la lógica de recepción. Soporta niveles CMOS de 1,8 V y 3,3 V.

El AD9266 está disponible en un LFCSP de 32 terminales conforme a RoHS y está especificado en el rango de temperatura industrial (-40°C a +85°C).

 

APLICACIONES

Comunicaciones

Sistemas de radio de diversidad

Receptores digitales multimodo GSM, EDGE, W-CDMA, LTE, CDMA2000, WiMAX, TD-SCDMA

Sistemas de antenas inteligentes

Instrumentos a pilas

Telémetros de mano

Imagen médica portátil

Ecografía

Radar/LIDAR

Imágenes PET/SPECT

 

CARACTERÍSTICAS

Funcionamiento con alimentación analógica de 1,8 V

Alimentación de salida de 1,8 V a 3,3 V SNR

77,6 dBFS a 9,7 MHz de entrada

71,1 dBFS a 200 MHz de entrada SFDR

93 dBc a 9,7 MHz de entrada

80 dBc a 200 MHz de entrada Baja potencia

56 mW a 20 MSPS

113 mW a 80 MSPS

Entrada diferencial con ancho de banda de 700 MHz

Referencia de tensión en chip y circuito de muestreo y retención

Entrada analógica diferencial de 2 V p-p

DNL = -0,6/+1,1 LSB

Salida de datos intercalada para una interfaz con menor número de patillas

Opciones de control del puerto serie

Formato de datos binario, código Gray o complemento a dos

Estabilizador del ciclo de trabajo del reloj opcional

Divisor de reloj de entrada 1 a 8 de números enteros

Generación de patrones de prueba digitales seleccionables integrada

Modos de ahorro de energía

Salida de reloj de datos (DCO) con alineación programable de reloj y datos

 

PRODUCTOS DESTACADOS

El AD9266 funciona a partir de una única fuente de alimentación analógica de 1,8 V y dispone de una fuente controladora de salida digital independiente para adaptarse a familias lógicas de 1,8 V a 3,3 V.

El circuito de muestreo y retención mantiene un rendimiento excelente para frecuencias de entrada de hasta 200 MHz y está diseñado para ofrecer bajo coste, bajo consumo y facilidad de uso.

Una interfaz de puerto serie estándar admite varias características y funciones del producto, como formato de salida de datos, divisor de reloj interno, apagado, ajustes de temporización y desplazamiento de DCO y salida de datos (D15_D14 a D1_D0), y modos de referencia de tensión.

El AD9266 está empaquetado en un LFCSP de 32 terminales que cumple la directiva RoHS y es compatible con el AD9609 ADC de 10 bits, el AD9629 ADC de 12 bits y el AD9649 ADC de 14 bits, lo que permite una ruta de migración sencilla entre convertidores de 10 bits y 16 bits con un muestreo de 20 MSPS a 80 MSPS.

 

TEORÍA DE FUNCIONAMIENTO

La arquitectura del AD9266 consiste en un ADC multietapa en línea. Cada etapa proporciona un solapamiento suficiente para corregir los errores flash de la etapa precedente. Las salidas cuantificadas de cada etapa se combinan en un resultado final de 16 bits en la lógica de corrección digital. La arquitectura de canalización permite que la primera etapa funcione con una nueva muestra de entrada, mientras que las etapas restantes funcionan con muestras anteriores. El muestreo se produce en el flanco ascendente del reloj.

Cada etapa de la cadena, excepto la última, consta de un ADC flash de baja resolución conectado a un DAC de condensador conmutado y un amplificador de residuos entre etapas (por ejemplo, un convertidor digital-analógico multiplicador (MDAC)). El amplificador de residuos amplifica la diferencia entre la salida DAC reconstruida y la entrada flash para la siguiente etapa del canal. En cada etapa se utiliza un bit de redundancia para facilitar la corrección digital de errores de flash. La última etapa consiste simplemente en un flash ADC.