DESCRIPCIÓN GENERAL

El ADF4368 es un bucle de enganche de fase (PLL) de N entero y N fraccionario de alto rendimiento y fluctuación ultrabaja con VCO integrado, ideal para aplicaciones de conversión de frecuencia.

El PLL de alto rendimiento tiene una figura de mérito de -239 dBc/Hz, un ruido 1/f muy bajo de -287 dBc/Hz normalizado y una alta frecuencia PFD que puede lograr un ruido en banda y un jitter integrado ultrabajos. El ADF4368 puede generar cualquier frecuencia de 800 MHz a 12,8 GHz sin doblador interno, lo que elimina la necesidad de filtros subarmónicos. El modulador Σ-Δ incluye un módulo fijo de 25 bits que permite una resolución de frecuencia en hercios y un módulo variable adicional de 17 bits, que permite una resolución aún más fina y flexibilidad para la planificación de frecuencias. La potencia de salida de 9 dBm a 12,8 GHz en configuración single-ended con función de ajuste de potencia en 16 pasos lo hace muy útil para cualquier aplicación.

Para aplicaciones de conversión de frecuencias múltiples, como radares de matriz de fases o sistemas MIMO masivos, las salidas de varios ADF4368 se pueden alinear utilizando la entrada SYNC o EZSync™. El método EZSync se utiliza cuando es difícil distribuir la señal SYNC a todos los dispositivos con precisión. Para aplicaciones que requieren un retardo determinista o capacidad de ajuste del retardo, una referencia programable al retardo de salida con.

La simplicidad del diagrama de bloques del ADF4368 facilita el tiempo de desarrollo con un mapa de registros de interfaz serie-periférico (SPI) simplificado, entrada SYNC externa y alineación de fase multichip repetible tanto en modo entero como fraccionario.

 

CARACTERÍSTICAS

► Gama de frecuencias de salida: de 800 MHz a 12,8 GHz.

► Jitter < 30 fsRMS fOUT = 9,001 GHz, fREF = fPFD = 250 MHz,modo fraccional

► Suelo de ruido de fase de banda ancha: -160 dBc/Hz a 12,8 GHz

► Especificaciones PLL

► Suelo de ruido de fase en banda normalizado

► -239 dBc/Hz: entero, -237 dBc/Hz: modo fraccionario.

► Suelo de ruido de fase 1/f normalizado

► -287 dBc/Hz: normalizado a 1 Hz.

► -147 dBc/Hz: normalizado a 1 GHz a 10 kHz.

► Modo entero de frecuencia del detector de fase de 625 MHz

► Modo fraccional de frecuencia del detector de fase de 250 MHz

► Módulo fijo de 25 bits, módulo fraccionario combinado de 49 bits.

► Frecuencia de entrada de referencia de 4 GHz

► Espolones PFD típicos de -95 dBc

► Referencia a las especificaciones de retardo de salida

Coeficiente de temperatura: 0,06 ps/°C

► Tamaño del paso de ajuste: <1 ps

► Alineación de fase de salida multichip

► A través del pin SYNC o por el método EZSync.

► Fuentes de alimentación de 3,3 V y 5 V.

► Compatibilidad con la herramienta de diseño de filtros de bucle ADIsimPLL™.

Disponible en encapsulado LGA de 48 terminales y 7 mm × 7 mm.

► Temperatura de unión operativa de -40°C a +125°C

 

APLICACIONES

Infraestructura inalámbrica (MC-GSM, 5G)

Pruebas y mediciones

Aeroespacial y defensa

 

INFORMACIÓN SOBRE APLICACIONES

ALIMENTACIÓN Y DERIVACIÓN

El ADF4368 es un dispositivo de alto rendimiento y bajo ruido. El ruido de fase y el rendimiento espurio pueden verse degradados por fuentes de alimentación ruidosas. Para lograr el máximo rendimiento y garantizar que el ruido de la fuente de alimentación no degrade el rendimiento del ADF4368, se recomienda utilizar los reguladores de bajo ruido y alta relación de rechazo de la fuente de alimentación (PSRR) de Analog Devices. Los reguladores preferidos son el LT3045, el ADM7150 y el ADM7151. También se recomiendan condensadores de bypass de alimentación externa adicionales. Para más detalles, consulte el diseño de la placa de evaluación EVAL-ADF4368.

DISEÑO DEL FILTRO DE BUCLE

Un diseño de filtro de bucle estable requiere cuidado en la selección de los componentes del filtro de bucle del ADF4368. Se recomienda descargar e instalar ADIsimPLL™ para el diseño y simulación del filtro de lazo. ADI simPLL™ tiene un tutorial integrado para los usuarios principiantes y un manual de ayuda para temas más complejos. También hay varios videos de entrenamiento de ADIsimPLL disponibles en www.analog.com. Después de diseñar y simular un filtro de lazo, se recomienda verificar el nuevo filtro de lazo utilizando el hardware de evaluación ADF4368.

Un tutorial completo de diseño de filtros de bucle está fuera del alcance de esta hoja de datos. Sin embargo, algunas de las mejores prácticas se muestran en las siguientes listas. ADIsimPLL ayuda a definir y simular estos parámetros. Cualquier cambio significativo en estos elementos requiere un nuevo diseño del filtro de lazo.