AD9753ASTZRL

DESCRIPTION GÉNÉRALE

L'AD9753 est un convertisseur N/A CMOS 12 bits, double, à port multiplexé, ultra-haute vitesse, à canal unique. Il intègre un noyau TxDAC+ 12 bits de haute qualité, une référence de tension et des circuits d'interface numérique dans un petit boîtier LQFP à 48 pattes. L'AD9753 offre des performances exceptionnelles en courant alternatif et continu tout en supportant des taux de mise à jour allant jusqu'à 300 MSPS.
Le AD9753 a été optimisé pour les applications à très haute vitesse jusqu'à 300 MSPS où les débits de données dépassent ceux possibles sur un port DAC à interface de données unique. L'interface numérique consiste en deux latches tamponnés ainsi qu'en une logique de contrôle. Ces latches peuvent être multiplexés temporellement vers le convertisseur numérique-analogique à grande vitesse de plusieurs façons.
Cette PLL pilote le DAC latch à une vitesse deux fois supérieure à celle de l'horloge externe et est capable d'entrelacer les données des deux canaux d'entrée. Le débit de données de sortie qui en résulte est deux fois supérieur à celui des deux canaux d'entrée. Lorsque la PLL est désactivée, une horloge externe 2× peut être fournie et divisée par deux en interne.
Les entrées CLK (CLK+/CLK-) peuvent être pilotées soit de manière différentielle, soit de manière asymétrique, avec une oscillation du signal aussi faible que 1 V p-p.
Le CNA utilise une architecture de source de courant segmentée combinée à une technique de commutation propriétaire pour réduire l'énergie de glitch et maximiser la précision dynamique. Les sorties de courant différentielles prennent en charge les applications asymétriques ou différentielles. Les sorties différentielles fournissent chacune un courant nominal à pleine échelle de 2 mA à 20 mA.
L'AD9753 est fabriqué sur un procédé CMOS avancé à faible coût de 0,35 µm. Il fonctionne à partir d'une alimentation unique de 3,0 V à 3,6 V et consomme 155 mW.

CARACTÉRISTIQUES

CNA 12 bits à double port multiplexé
300 MSPS Taux de mise à jour de la sortie
Excellentes performances en matière de SFDR et d'IMD
SFDR à Nyquist @ 25 MHz Sortie : 69 dB
Doublage d'horloge interne PLL
Entrée d'horloge différentielle ou monodirectionnelle
Référence 1,2 V intégrée
Fonctionnement avec une alimentation unique de 3,3 V
Dissipation de puissance : 155 mW à 3,3 V
LQFP à 48 pattes

CANDIDATURES

Communications : LMDS, LMCS, MMDS
Stations de base
Synthèse numérique
QAM et OFDM

POINTS FORTS DU PRODUIT

1. Le AD9753 fait partie d'une famille de TxDAC+ à haute vitesse, compatibles avec les broches, offrant une résolution de 10, 12 et 14 bits.
2. Taux de conversion ultra-rapide de 300 MSPS.
3. Deux ports d'entrée 12 bits latchés et multiplexés. L'AD9753 dispose d'une interface numérique flexible permettant une conversion de données à haute vitesse par le biais d'un port d'entrée simple ou double.
4. Faible consommation. La fonction DAC CMOS complète fonctionne à 155 mW à partir d'une alimentation unique de 3,0 V à 3,6 V. Le courant de pleine échelle du DAC peut être réduit pour un fonctionnement à plus faible consommation. Le courant de pleine échelle du DAC peut être réduit pour un fonctionnement à faible consommation.
5. Référence de tension intégrée. L'AD9753 comprend une référence de tension à bande interdite de 1,20 V compensée en température.

TERMINOLOGIE

Erreur de linéarité (également appelée non-linéarité intégrale ou INL)

L'erreur de linéarité est définie comme la déviation maximale de la sortie analogique réelle par rapport à la sortie idéale, déterminée par une ligne droite tracée du zéro à la pleine échelle.

Non-linéarité différentielle (DNL)

Le DNL est la mesure de la variation de la valeur analogique, normalisée à la pleine échelle, associée à un changement de 1 LSB dans le code d'entrée numérique.

Monotonicité

Un convertisseur N/A est monotone si la sortie augmente ou reste constante lorsque l'entrée numérique augmente.

Erreur de décalage

L'écart du courant de sortie par rapport à la valeur idéale de zéro est appelé erreur de décalage. Pour IOUTA, une sortie de 0 mA est attendue lorsque les entrées sont toutes à 0. Pour IOUTB, une sortie de 0 mA est attendue lorsque toutes les entrées sont réglées sur 1.

Erreur de gain

Différence entre la plage de sortie réelle et la plage de sortie idéale. La portée réelle est déterminée par la sortie lorsque toutes les entrées sont réglées sur 1s, moins la sortie lorsque toutes les entrées sont réglées sur 0s.

Plage de conformité de la sortie

La plage de tension autorisée à la sortie d'un convertisseur numérique-analogique à sortie de courant. Le fonctionnement au-delà des limites maximales de conformité peut entraîner une saturation ou un claquage de l'étage de sortie, ce qui se traduit par des performances non linéaires.

Dérive de la température

Spécifié comme le changement maximum entre la valeur ambiante (25℃) et la valeur à TMIN ou TMAX. Pour la dérive du décalage et du gain, la dérive est exprimée en ppm de la plage de pleine échelle (FSR) par degré Celsius. Pour la dérive de référence, la dérive est indiquée en ppm par degré Celsius.