DESCRIPTION GÉNÉRALE

L'AD9152 est un convertisseur numérique-analogique (DAC) double, 16 bits, à gamme dynamique élevée, qui fournit une fréquence d'échantillonnage maximale de 2,25 GSPS, permettant une génération multiporteuse jusqu'à la fréquence de Nyquist. Les sorties du convertisseur numérique-analogique sont optimisées pour une interface transparente avec le modulateur analogique en quadrature (AQM) ADRF6720 d'Analog Devices, Inc. Une interface port série (SPI) optionnelle à 3 ou 4 fils permet la programmation/lecture de nombreux paramètres internes. Le courant de sortie à pleine échelle peut être programmé sur une plage de 4 mA à 20 mA. Le AD9152 est disponible dans un LFCSP à 56 pattes. Le AD9152 fait partie de la famille TxDAC+.

 

POINTS FORTS DU PRODUIT

 

1) La largeur de bande des signaux ultra-larges permet de mettre en œuvre les applications sans fil émergentes à large bande et multibande.

2. des techniques avancées de conception à faible bruit et distorsion permettent une synthèse de haute qualité des signaux à large bande, de la bande de base aux fréquences intermédiaires élevées.

3 La prise en charge de la sous-classe 1 de JESD204B simplifie la synchronisation multipuce dans la conception des logiciels et du matériel.

4. moins de broches pour la largeur de l'interface de données avec l'interface sérialiseur/désérialiseur (SERDES) JESD204B à quatre voies.

5. la fonction programmable d'activation de la transmission permet d'équilibrer facilement la conception entre la consommation d'énergie et le temps de réveil.

6. boîtier de petite taille avec une empreinte de 8 mm × 8 mm.

 

    CARACTÉRISTIQUES

    Prise en charge des débits de données d'entrée jusqu'à 1,125 GSPS

    Conception exclusive à faible niveau de distorsion et d'interférences

    Porteuse unique LTE largeur de bande 20 MHz (BW), ACLR = 77 dBc à 180 MHz IF

    SFDR = 72 dBc à 150 MHz IF, -6 dBFS

    Interface JESD204B flexible à 4 voies

    Synchronisation de plusieurs puces

    Latence fixe

    Compensation de la latence du générateur de données Filtre d'interpolation 1×, 2×, 4× et 8× sélectionnable

    Architecture à faible consommation Détection de la puissance du signal d'entrée

    Arrêt d'urgence pour la protection des circuits analogiques en aval

    La fonction d'activation de l'émission permet une économie d'énergie supplémentaire

    Multiplicateur d'horloge à boucle à verrouillage de phase (PLL) haute performance et à faible bruit

    Filtre numérique sincère inverse et filtre programmable à réponse impulsionnelle finie (FIR)

    Faible consommation : 1223 mW à 1,5 GSPS, 1406 mW à 2,0 GSPS, conditions d'utilisation optimales

    LFCSP à 56 pattes avec tampon exposé

     

    CANDIDATURES

    Communications sans fil

    Stations de base LTE et GSM multiporteuses

    Répéteurs à large bande

    Radios logicielles

    Communications à large bande

    Radios micro-ondes point à point

    LMDS/MMDS

    Diversité d'émission, entrées multiples/sorties multiples (MIMO) Instrumentation

    Équipement d'essai automatisé

     

    THÉORIE DU FONCTIONNEMENT

    L'AD9152 est un double CNA 16 bits avec une interface SERDES. Quatre voies série haute vitesse transportent les données à une vitesse maximale de 12,38 Gbps, et un taux de données d'entrée de 1,238 GSPS vers les CNA. Par rapport aux interfaces LVDS ou CMOS, l'interface SERDES simplifie le nombre de broches, l'agencement de la carte et les exigences en matière d'horloge d'entrée pour le dispositif. L'horloge pour les données d'entrée est dérivée de l'horloge du dispositif (requise par la spécification JESD204B). Cette horloge peut être alimentée par une horloge de référence PLL utilisée par la PLL intégrée pour générer une horloge DAC, une horloge d'échantillonnage DAC externe directe de haute fidélité ou une horloge RF à 2× la fréquence DAC. L'appareil peut être configuré pour fonctionner en mode à une, deux ou quatre voies, en fonction du débit de données d'entrée requis. Le chemin de données numérique de l'AD9152 offre quatre modes d'interpolation (1×, 2×, 4×, et 8×) à travers trois filtres à demi-bande avec un taux d'échantillonnage DAC maximum de 2.25 GSPS. Un filtre sincère inverse compense l'affaiblissement lié au signal sincère. Le filtre PFIR compense le gain sur la fréquence d'une manière plus flexible. Les noyaux du CNA AD9152 fournissent une sortie de courant entièrement différentielle avec un courant nominal à pleine échelle de 20 mA. Le courant à pleine échelle, IOUTFS, est réglable par l'utilisateur entre 4,04 mA et 20,22 mA, typiquement. Les sorties de courant différentielles sont complémentaires et sont optimisées pour une intégration facile avec l'AQM ADRF6720 d'Analog Devices. L'AD9152 est capable d'une synchronisation multi-puce qui peut à la fois synchroniser plusieurs CNA et établir un chemin de latence constant et déterministe (verrouillage de latence) pour les CNA. La latence pour chacun des CNA reste constante d'un établissement de liaison à l'autre. Un signal d'alignement externe (SYSREF±) rend l'AD9152 conforme à la sous-classe 1. Plusieurs modes de gestion du signal SYSREF± sont disponibles pour une utilisation dans le système. Un SPI configure les différents blocs fonctionnels et surveille leur état. Les différents blocs fonctionnels et l'interface de données doivent être configurés dans un ordre spécifique pour un fonctionnement correct (voir la section Guide de configuration du dispositif). Des routines d'initialisation SPI simples configurent la liaison JESD204B et sont incluses dans la carte d'évaluation. Les sections suivantes décrivent plus en détail les différents blocs de l'AD9152. Des descriptions de l'interface JESD204B, des paramètres de contrôle et des divers registres permettant de configurer et de surveiller le dispositif sont fournies. La routine de démarrage recommandée établit de manière fiable la liaison de données.