DESCRIPTION GÉNÉRALE

L'AD9634 est un convertisseur analogique-numérique (ADC) 12 bits avec des vitesses d'échantillonnage allant jusqu'à 250 MSPS. L'AD9634 est conçu pour supporter les applications de communication où le faible coût, la petite taille, la large bande passante et la polyvalence sont recherchés. Le cœur de l'ADC est doté d'une architecture différentielle en pipeline à plusieurs étages avec une logique de correction d'erreur intégrée en sortie. L'ADC dispose d'entrées à large bande passante qui peuvent prendre en charge une variété de plages d'entrée sélectionnables par l'utilisateur. Une référence de tension intégrée facilite la conception. Un stabilisateur de cycle de travail (DCS) est fourni pour compenser les variations du cycle de travail de l'horloge du CAN, ce qui permet au convertisseur de conserver d'excellentes performances. Les données de sortie de l'ADC sont acheminées directement vers le port de sortie externe LVDS 12 bits. La programmation pour la configuration et le contrôle s'effectue à l'aide d'une interface série à 3 fils, compatible SPI. L'AD9634 est disponible en LFCSP 32 pattes et est spécifié sur la plage de température industrielle de -40°C à +85°C. Ce produit est protégé par un brevet américain.

 

POINTS FORTS DU PRODUIT

  1. ADC 12 bits intégré, 170 MSPS/210 MSPS/250 MSPS.
  2. Détection rapide des dépassements et des seuils.
  3. L'entrée différentielle propriétaire maintient d'excellentes performances SNR pour des fréquences d'entrée allant jusqu'à 350 MHz.
  4. Port SPI à 3 broches, 1,8 V pour la programmation et la lecture des registres.
  5. Compatibilité des broches avec l'AD9642, permettant une migration simple jusqu'à 14 bits, et avec l'AD6672.

 

CARACTÉRISTIQUES

SNR = 69,7 dBFS à 185 MHz AIN et 250 MSPS

SFDR = 87 dBc à 185 MHz AIN et 250 MSPS

-150,6 dBFS/Hz bruit d'entrée à 185 MHz, -1 dBFS AIN et 250 MSPS

Consommation totale : 360 mW à 250 MSPS

Tensions d'alimentation de 1,8 V

Sorties LVDS (niveaux ANSI-644)

Diviseur d'horloge entier 1 à 8 en entrée (625 MHz maximum en entrée)

Taux d'échantillonnage jusqu'à 250 MSPS

Référence de tension interne de l'ADC

Plage d'entrée analogique flexible 1,4 V p-p à 2,0 V p-p (1,75 V p-p nominal)

Stabilisateur du cycle de travail de l'horloge ADC

Contrôle du port série

Modes d'économie d'énergie

 

CANDIDATURES

Communications

Systèmes radio en diversité

Récepteurs numériques multimodes (3G) TD-SCDMA, WiMAX, W-CDMA, CDMA2000, GSM, EDGE, LTE

Systèmes de démodulation I/Q

Systèmes d'antennes intelligentes

Radios logicielles à usage général

Matériel d'échographie

Applications de données à large bande

 

THÉORIE DU FONCTIONNEMENT

L'AD9634 peut échantillonner n'importe quel segment de fréquence fS/2 de DC à 250 MHz en utilisant un filtrage passe-bas ou passe-bande approprié aux entrées de l'ADC avec une faible perte de performance de l'ADC. La programmation et le contrôle de l'AD9634 s'effectuent à l'aide d'une interface série à 3 broches, compatible SPI.

ARCHITECTURE DE L'ADC

L'architecture de l'AD9634 consiste en un circuit d'échantillonnage et de maintien frontal, suivi d'un CAN à condensateur commuté en pipeline. Les sorties quantifiées de chaque étage sont combinées en un résultat final de 12 bits dans la logique de correction numérique. L'architecture en pipeline permet au premier étage d'opérer sur un nouvel échantillon d'entrée et aux autres étages d'opérer sur les échantillons précédents. L'échantillonnage se produit sur le front montant de l'horloge. Chaque étage du pipeline, à l'exception du dernier, se compose d'un CAN flash à faible résolution connecté à un convertisseur numérique-analogique (CNA) à condensateur commuté et à un amplificateur de résidus inter-étages (MDAC). Le MDAC amplifie la différence entre la sortie DAC reconstruite et l'entrée flash pour l'étape suivante du pipeline. Un bit de redondance est utilisé dans chaque étape pour faciliter la correction numérique des erreurs de flash. Le dernier étage consiste simplement en un CAN flash. L'étage d'entrée contient un circuit d'échantillonnage différentiel qui peut être couplé en courant alternatif ou continu en mode différentiel ou asymétrique. Le bloc de sortie aligne les données, corrige les erreurs et transmet les données aux tampons de sortie. Les tampons de sortie sont alimentés par une alimentation séparée, ce qui permet de séparer le bruit de la sortie numérique du noyau analogique. Lors de la mise hors tension, les tampons de sortie passent dans un état de haute impédance.

Pour plus de paramètres, veuillez vous référer aux fiches techniques.