Description

L'AT24C64D fournit 65 536 bits de mémoire morte programmable et effaçable électriquement (EEPROM) organisée en 8 192 mots de 8 bits chacun. La fonction de mise en cascade de l'appareil permet à un maximum de huit appareils de partager un bus commun à deux fils. Le dispositif est optimisé pour être utilisé dans de nombreuses applications industrielles et commerciales où une faible consommation d'énergie et un fonctionnement à basse tension sont essentiels. Les dispositifs sont disponibles dans des boîtiers peu encombrants SOIC à 8 pattes, TSSOP à 8 pattes, UDFN à 8 pattes et VFBGA à 8 billes. Tous les boîtiers fonctionnent entre 1,7V et 5,5V.

 

Caractéristiques

- Fonctionnement à basse tension :
- VCC = 1,7V à 5,5V
- Organisé en interne en 8 192 x 8 (64K)
- Plage de température industrielle : -40°C à +85°C
- Interface série compatible I²C (deux fils) :
- 100 kHz Mode standard, 1,7V à 5,5V
- Mode rapide 400 kHz, 1,7V à 5,5V
- 1 MHz Mode rapide plus (FM+), 2,5V à 5,5V
- Déclencheurs de Schmitt, entrées filtrées pour la suppression du bruit
- Protocole de transfert de données bidirectionnel
- Broche de protection contre l'écriture pour une protection matérielle complète des données de la matrice
- Courant actif (3 mA maximum) et courant de veille (6 µA maximum) très faibles
- Mode d'écriture de page de 32 octets :
- Écritures partielles de pages autorisées
- Modes de lecture aléatoire et séquentielle
- Cycle d'écriture automatique dans un délai de 5 ms Maximum
- Protection contre les décharges électrostatiques (ESD) > 4 000 V
- Haute fiabilité :
- Endurance : 1 000 000 de cycles d'écriture
- Conservation des données : 100 ans
- Conforme à la directive RoHS
- Options de vente de puces : Forme des plaquettes et plaquettes bosselées

 

Accusé de réception et non-accusé de réception

Après la réception de chaque octet de données, l'appareil récepteur doit confirmer à l'appareil émetteur qu'il a bien reçu l'octet de données en répondant par ce que l'on appelle un accusé de réception (ACK). Pour ce faire, l'appareil émetteur libère d'abord la ligne SDA sur le front descendant du huitième cycle d'horloge, puis l'appareil récepteur répond par un "0" logique pendant toute la période haute du neuvième cycle d'horloge.
Lorsque l'AT24C64D transmet des données à l'hôte, l'hôte peut indiquer qu'il a fini de recevoir des données et qu'il veut mettre fin à l'opération en envoyant une réponse logique '1' à l'AT24C64D au lieu d'une réponse ACK pendant le neuvième cycle d'horloge. Ceci est connu sous le nom de No-Acknowledge (NACK) et est accompli par l'hôte en envoyant un '1' logique pendant le neuvième cycle d'horloge, à ce moment l'AT24C64D libère la ligne SDA pour que l'hôte puisse alors générer une condition d'arrêt.
Le dispositif émetteur, qui peut être l'hôte du bus ou l'EEPROM série, doit libérer la ligne SDA sur le front descendant du huitième cycle d'horloge pour permettre au dispositif récepteur d'amener la ligne SDA à un '0' logique pour ACK du mot de 8 bits précédent. Le dispositif récepteur doit libérer la ligne SDA à la fin du neuvième cycle d'horloge pour permettre à l'émetteur de continuer à envoyer de nouvelles données.

 

Réinitialisation du logiciel

Après une interruption du protocole, une perte de puissance ou une réinitialisation du système, tout dispositif bifilaire peut être réinitialisé en synchronisant SCL jusqu'à ce que SDA soit libéré par l'EEPROM et passe à l'état haut. Le nombre de cycles d'horloge jusqu'à ce que SDA soit libéré par l'EEPROM varie. La séquence de réinitialisation logicielle ne doit pas prendre plus de neuf cycles d'horloge fictifs. Une fois la séquence de réinitialisation logicielle terminée, un nouveau protocole peut être envoyé à l'appareil en envoyant une condition de démarrage suivie du protocole.

 

Adressage des appareils

Après l'identificateur de type de périphérique de 4 bits, on trouve les bits d'adresse du client matériel, A2, A1 et A0. Ces bits peuvent être utilisés pour étendre l'espace d'adressage en autorisant jusqu'à huit dispositifs EEPROM série sur le même bus. Ces bits d'adresse client matérielle doivent être en corrélation avec le niveau de tension sur les broches d'entrée d'adresse de périphérique câblées correspondantes A0, A1 et A2. Les broches A0, A1 et A2 utilisent un circuit interne propriétaire qui biaise automatiquement la broche à un état logique '0' si la broche est autorisée à flotter. Afin de fonctionner dans une grande variété d'environnements d'application, le mécanisme de traction vers le bas est intentionnellement conçu pour être assez fort. Une fois que la broche est polarisée au-dessus du point de déclenchement du tampon d'entrée CMOS (~0,5 x VCC), le mécanisme de traction vers le bas se désengage. Microchip recommande de connecter les broches A0, A1 et A2 à un état connu dans la mesure du possible.