概要

AD9854 デジタル・シンセサイザーは、高度な DDS テクノロジーを使用し、2 個の内蔵高速高性能直交 DAC と組み合わされて、デジタル・プログラマブルな I および Q シンセサイザー機能を形成する高集積デバイスです。AD9854は、正確なクロック・ソースを基準にすると、非常に安定した、周波数位相、振幅プログラマブルなサイン出力とコサイン出力を生成し、通信、レーダー、その他多くのアプリケーションでアジャイルLOとして使用することができます。AD9854の革新的な高速DDSコアは、48ビットの周波数分解能（300 MHz SYSCLKで1 μHzの同調分解能）を提供します。位相-振幅変換用に 16 ビットを保持することで、優れたスプリアス・フリー・ダイナミック・レンジ（SFDR）を実現します。AD9854 の回路アーキテクチャは、最大 150 MHz の周波数で同時に矩 形波出力信号を生成することを可能にし、これらの信号は毎秒最大 1 億個の新しい周波数でデジタル・チューニングすることができます。正弦波出力（外部フィルタリング）は、俊敏なクロック・ジェネレータ・アプリケーション用に、内蔵コンパレータによって矩形波に変換できます。 このデバイスは、2つの14ビット位相レジスタと、BPSK動作用の1つのピンを備えています。 高次PSK動作では、I/Oインターフェイスを位相変更に使用できます。12ビットのIおよびQ DACは、革新的なDDSアーキテクチャと相まって、優れた広帯域およびデータシートの狭帯域出力SFDRを提供します。Q DACは、矩形波機能を必要としない場合、ユーザー・プログラマブル・コントロールDACとして構成することもできます。コンパレータと共に構成した場合、12ビット制御DACは高速クロック・ジェネレータ・アプリケーションにおけるスタティック・デューティ・サイクル制御を容易にします。 2つの12ビット・デジタル乗算器により、プログラマブル振幅変調、オン／オフ出力整形キーイング、矩形波出力の正確な振幅制御が可能です。広帯域周波数掃引アプリケーションを容易にするため、チャープ機能も搭載されています。AD9854 のプログラマブル 4×～20× REFCLK 逓倍回路は、外部 の低周波基準クロックから 300 MHz システム・クロックを内部 的に生成します。これにより、ユーザは 300 MHz システム・クロック・ソースを実装する費用と手間を省くことができます。 シングルエンド入力又は差動入力で直接 300 MHz クロックを供給することもできます。シングルピンのコンベンショナル FSK とランプド FSK の強化されたスペクトル品質がサポートされています。AD9854 は先進的な 0.35 µm CMOS テクノロジを使用し、3.3 V 単一電源で高水準の機能を提供します。 AD9854 は AD9852 シングルトーン・シンセサイザとピン互換です。AD9854は、-40℃～+85℃の拡張産業用温度範囲で動作するように指定されています。

 

特徴

内部クロックレート300MHz

FSK、BPSK、PSK、チャープ、AM動作

デュアル内蔵12ビット・デジタル・アナログ・コンバーター（DAC）

超高速コンパレータ、3ps rmsジッタ

優れたダイナミック性能

80 dB SFDR at 100 MHz (±1 MHz) AOUT

4倍から20倍のプログラマブル基準クロック逓倍器

デュアル48ビット・プログラマブル周波数レジスタ

デュアル14ビット・プログラマブル位相オフセット・レジスタ

12ビット・プログラマブル振幅変調と

オン/オフ出力形状キーイング機能

シングルピンFSKおよびBPSKデータ・インターフェース

入出力インターフェースによるPSK機能

シングルピンの線形または非線形FMチャープ関数

周波数ホールド機能

周波数ランプ付きFSK

クロック・ジェネレーター・モードでの合計ジッター <25 ps rms

自動双方向周波数掃引

Sin(x)/x補正

簡素化された制御インターフェース

10MHzシリアル2線式または3線式SPI互換

100MHzパラレル8ビット・プログラミング

3.3V単一電源

複数のパワーダウン機能

シングルエンドまたは差動入力基準クロック 小型、80リードLQFPまたはTQFP、露出パッド付き

 

アプリケーション

アジャイル、直交LO周波数合成

プログラマブル・クロック・ジェネレーター

レーダーおよびスキャニング・システム用FMチャープ・ソース

試験・測定機器

商用およびアマチュアRFエキサイター

 

動作理論

AD9854 直交出力デジタル・シンセサイザは、幅広いアプリケ ーションに対応する柔軟性の高いデバイスです。このデバイスは、48 ビット位相アキュムレータ付き NCO、プログラマブル基準クロック乗算器、逆シンク・フィルタ、デジタル乗算器、2 個の 12 ビット/300 MHz DAC、高速アナログ・コンパレータ、及びインターフェース・ロジックで構成されています。この高集積デバイスは、合成LO、アジャイル・クロック・ジェネレータ、FSK/BPSK変調器として機能するように構成できます。 アナログ・デバイセズ社は、このデバイスの機能ブロックの動作理論に関する技術チュートリアルを提供しています。このチュートリアルには、DDSデバイスを通過する信号の流れに関する技術的な説明と、さまざまなデジタル合成の実装に関する基本的なアプリケーション情報が含まれています。この文書「デジタル信号合成に関する技術チュートリアル」は、アナログ・デバイセズDDSのウェブサイトwww.analog.com/dds、DDSテクニカルライブラリから入手できます。