概要

ADF4002 周波数シンセサイザは、無線レシーバやトランスミッタのアップコンバージョン部やダウンコンバージョン部の局部発振器の実装に使用されます。低ノイズデジタル位相周波数検出器（PFD）、高精度チャージポンプ、プログラマブル基準分周器、プログラマブルN分周器で構成されています。14ビットの基準カウンタ（Rカウンタ）により、PFD入力のREFIN周波数を選択できます。シンセサイザーを外部ループ・フィルターおよび電圧制御発振器（VCO）と併用すれば、完全な位相同期ループ（PLL）を実装できます。さらに、RとNを1にプログラミングすることにより、デバイスをスタンドアロンのPFDおよびチャージ・ポンプとして使用することができます。

 

特徴

400 MHz帯域幅

2.7V〜3.3V電源

独立したチャージ・ポンプ供給（VP）により拡張可能

3Vシステムのチューニング電圧

プログラム可能なチャージポンプ電流

3線式シリアルインターフェース

アナログおよびデジタル・ロック検出

ハードウェアおよびソフトウェアのパワーダウン・モード

104 MHz位相検出器

 

アプリケーション

クロック・コンディショニング

クロック生成

IF LO生成

 

アプリケーション情報

高速コンバーター用超低ジッターエンコードクロック

このアプリケーションで使用されているコンバーターは AD9215-80 で、最大 80 MHz のエンコード・クロックを受け入れる 12 ビット・コンバーターです。安定した低ジッタ・クロックを実現するには、77.76 MHz の狭帯域 VCXO を使用します。この例では19.44MHzの基準クロックを想定している。ADF4002の位相ノイズ寄与を最小にするため、最小の逓倍数4が使用される。ADF4002 のチャージポンプ出力（ピン 2）はループフィルタを駆動する。ループ・フィルタの帯域幅は、ADC の信号対雑音比（SNR）の重要な要素である rms ジッタが最良になるように最適化されます。帯域幅が狭すぎると、搬送波周波数からの小さなオフセットで VCXO ノイズが支配的になります。帯域幅が広すぎると、VCXOノイズがADF4002ノイズよりも低いオフセットで、ADF4002ノイズが支配的になります。したがって、VCXOノイズとADF4002インバンドノイズの交点が、最適なループフィルター帯域幅として選択される。 ループ・フィルタの設計にはADIsimPLL（バージョン3.0）を使用し、www.analog.com/ADIsimPLL から無料でダウンロードできます。rmsジッターは<1.2 psで測定されています。このレベルは、このコンバータの理論的 SNR 性能 59 dB を確保するために必要な最大許容値 6 ps rms よりも低い。 SPI インターフェースは ADF4002 の制御に、USB インターフェースは AD9215-80 の動作制御に使用されます。コントローラ・ボードは FFT 情報を PC に送り返し、ADC アナライザを使用する場合は、ADC からのすべての変換結果を提供します。

体外式除細動器

ADF4002 は、R カウンターと N カウンターの両方を 1 にプログラムすることができるため、スタンドアロン PFD およびチャージポンプとして効果的に使用することができます。これは、クロック・クリーニング・アプリケーションや高性能LOとして特に有用です。さらに、非常に低い正規化位相ノイズ・フロア（-222 dBc/Hz）により、帯域内の位相ノイズ・レベルを非常に低く抑えることができます。PFDは最大周波数104MHzまで動作可能です。チャージ・ポンプ出力はVCXOの安定した制御電圧に積分され、VCXOからの出力は外部分周器を使用して希望のPFD周波数に分周されます。

インターファシング

ADF4002 は、デバイスへの書き込み用にシンプルな SPI 互換シリアル・インターフェースを備えています。CLK、DATA、および LE がデータ転送を制御します。ラッチイネーブル（LEピン）がHighになると、CLKの各立ち上がりエッジで入力レ ジスタにクロック入力された24ビットが適切なラッチに転送されます。最大許容シリアル・クロック・レートは20MHzである。つまり、このデバイスで可能な最大更新レートは833 kHz、つまり1.2 μsごとに1回の更新ということになる。これは、標準的なロック時間が数百マイクロ秒のシステムには十分すぎるほどです。