説明

NB7L1008Mは高性能差動1:8クロック/データ・ファンアウト・バッファです。NB7L1008Mは、それぞれ最大6GHzまたは10.7Gb/sで動作するクロックまたはデータの8つの同一出力を生成します。NB7L1008Mは、SONET、GigE、ファイバーチャネル、バックプレーン、その他のクロック/データ分配アプリケーションに最適です。差動入力には内部50終端抵抗が内蔵されており、VTピンからアクセスできます。この機能により、NB7L1008Mは、LVPECL、CML、LVDS、LVCMOSまたはLVTTL論理レベルなど、さまざまな論理標準を受け入れることができます。VREFAC基準出力は、コンデンサ結合された差動またはシングルエンド入力信号の再バイアスに使用できます。1:8のファンアウト設計は、低出力スキュー・アプリケーション向けに最適化されています。NB7L1008Mは、高性能クロック製品のGigaCommファミリーの一員です。

 

特徴

入力データ・レート > 12 Gb/秒（代表値

データ依存ジッター < 20 ps

最大入力クロック周波数 > 8 GHz（代表値

ランダム・クロック・ジッター < 0.8 ps RMS

低スキュー1:8 CML出力、最大25ps未満

マルチレベル入力、LVPECL、CML、LVDSに対応

160 ps 標準伝搬遅延

45 ps 標準的な立ち上がり時間と立ち下がり時間

差動CML出力、ピーク-ピーク、標準400mV

動作範囲VCC = 2.375 V～3.6 V、GND = 0 V

内部入力終端抵抗、50

VREFACリファレンス出力

QFN-32パッケージ、5mm x 5mm

-40°C ～ +85°C 動作周囲温度

鉛フリー・デバイス

 

詳細情報

ピン説明

差動構成では、入力終端ピン（VT）が共通終端電圧に接続されているか、オープンのままであり、 IN/IN に信号が印加されていない場合、デバイスは自己発振の影響を受けやすい。Qn/Qn出力には50Ωのソース終端抵抗が内蔵されています。

全てのVCCとGNDピンは、デバイスの適切な動作を保証するために、同じ電源電圧に外部接続されなければならない。

最大定格

最大定格の表に記載された値を超える応力が加わると、デバイスが損傷することがあります。これらの制限を超えた場合、デバイスの機能を想定すべきではなく、損傷が発生し、信頼性に影響を及ぼす可能性があります。

JEDEC標準多層基板 - 2S2P（2シグナル、2パワー）、露出パッド下に8本のフィルド・サーマル・ビア。

横方向の気流が 500 lfpm 以上維持されている試験用ソケットまたはプリント回路基板に取り付けた場合、 熱平衡が確立された後、デバイスは仕様を満たす。

CML 出力は適切な動作のために VCC に対して 50 の負荷がかかる。

入出力パラメータはVCCによって1:1に変化する。

Vth、VIH、VIL、および VISE パラメーターは、同時に遵守されなければならない。

シングルエンドモードで動作する場合、Vthはコンプリメンタリ入力に印加される。

VIHD、VILD、VID、VCMRの各パラメーターは、同時に準拠する必要があります。

交流特性

横方向の気流が 500 lfpm 以上維持されている試験用ソケットまたはプリント回路基板に取り付けた場合、 熱平衡が確立された後、デバイスは仕様を満たす。

400mVソース、50%デューティ・サイクル1GHzクロック・ソースを使用して測定。すべての出力は VCC に対して外付け 50Ωで負荷すること。入力エッジレート40ps（20%～80%）。

出力電圧スイングは、差動モードで動作するシングルエンド測定です。

VIHDMIN≧1100 mV。

デューティ・サイクル・スキューは、1GHzでのTpw-とTpw+の和の偏差を用いて差動出力間で測定される。

デバイス内のスキューは、一致するエッジを比較する。

デバイス間スキューは、同一遷移の出力間で測定されます。

50%デューティ・サイクルのクロック信号による加算CLOCKジッタ。

PRBS23のNRZデータを入力した場合の加算ピーク・ツー・ピーク・ジッター。

入力電圧スイングは、差動モードで動作するシングルエンド測定です。

JEDEC標準多層基板 - 2S2P（2シグナル、2パワー）、露出パッド下に8本のフィルド・サーマル・ビア。